台积电更新 SoIC 3D 芯片封装堆叠技术路线图：2029 年互连间距缩至 4.5μm

台积电更新SoIC 3D芯片封装堆叠技术路线图：2029年互连间距缩至4.5μm

近期，在北美的一场技术研讨会上，台积电更新了其SoIC 3D堆叠技术的路线图，为未来几年的技术演进指明了方向。其中一项核心目标，是计划将现有的6μm互连间距进一步微缩，预计到2029年将缩小至4.5μm。

这里需要先明确一下，SoIC全称为System on Integrated Chips，是台积电自主研发的一项3D IC封装技术。它的核心在于，能够将多个芯片进行垂直堆叠，从而实现更高性能与更高密度的集成。

那么，它与传统封装技术有何不同？关键在于“直接互连”。SoIC利用先进的混合键合技术，让芯片与芯片之间的金属层直接“对话”，这大幅缩短了信号传输的路径。带来的好处显而易见：功耗更低，延迟更小。正因如此，这项技术尤其受到高性能计算和AI芯片领域的青睐。

技术路径：面对面与背对背的差异

深入技术细节，SoIC主要分为两种堆叠方式：Face-to-Back（F2B，背对背）和 Face-to-Face（F2F，面对面）。这两种方式的性能表现，可谓天差地别。

先看F2B方式。由于其物理结构的限制，信号必须穿过底部芯片的硅通孔（TSV）以及多层金属布线才能到达上层芯片。这个过程不仅增加了额外的延迟和功耗，更关键的是，它从根本上限制了互连的密度。数据显示，采用F2B设计的信号密度大约在1500个/mm²。

相比之下，F2F方式则采用了更为直接的思路。它通过混合铜键合技术，将两块芯片的金属层面对面地连接起来，完全绕开了TSV。这种“直连”模式带来了质的飞跃——信号密度飙升至约14000个/mm²。这意味着芯片间的通信效率极高，几乎接近了单颗芯片内部互连的水平。

路线图演进：从9μm走向4.5μm

互连间距的微缩，是衡量这项技术精密度与先进性的关键标尺。回顾一下进程：台积电在2023年已经实现了9µm的互连间距，这个精度已经相当惊人，足以支撑像AMD Instinct MI300系列这样的高端产品。不过，当时的第一代SoIC技术仅支持F2B设计。

而根据最新的路线图，台积电计划在2025年将互连间距缩短到6μm。这还不是终点，他们的目光放得更远，预估到2029年，这一间距将进一步微缩至4.5µm。每一次微缩，都意味着集成密度和性能的又一次提升。

落地应用：富士通Monaka处理器的实践

技术路线再宏伟，也需要实际产品的验证。目前，富士通的Monaka处理器成为了SoIC技术首个重量级的应用案例。这款面向数据中心的CPU拥有144个Armv9核心，其设计颇具巧思：计算模块采用台积电最先进的N2工艺制造，然后通过前述的F2F方式，堆叠在由N5工艺制造的SRAM芯片之上。这种异构集成与3D堆叠的结合，正是未来高性能芯片设计的一个重要方向。