都学坏了，3纳米竟然也是项目名称，真实芯片工艺早已达到瓶颈

当台积电和Intel还在为谁先拿下3纳米、2纳米争得面红耳赤的时候，行业内部其实早就在悄悄撕开这层遮羞布——芯片工艺的数字游戏，从28纳米以下就已经开始了。如今备受追捧的3纳米，说到底，也不过是一个“项目名称”罢了。

在350纳米及更早的年代，芯片制造工艺的命名是诚实的——金属半节距、栅极间距，都和工艺名字一模一样。350纳米工艺，金属半节距是350纳米，栅极间距也是350纳米，说一不二。

但从350纳米之后，命名方式就开始玩花样了。金属半节距仍然保持和工艺数字一致，栅极间距却悄悄加速缩减。到了32纳米，金属半节距确实是32纳米，栅极间距却已经缩到了13纳米——这其实已经触及芯片工艺的物理极限了。

28纳米工艺引入了HKMG技术，通过新的器件结构、材料填充和设计优化来提升性能。有趣的是，它的金属标准半节距和栅极间距反而比32纳米增大了：金属半节距45纳米，栅极间距26纳米。从这个节点开始，芯片工艺的命名彻底变成了一个“项目名称”。

Intel则从22纳米开始另辟蹊径。28纳米及之前都是平面工艺，Intel率先引入FinFET，把芯片工艺变成了3D立体结构。此后Intel一直保持领先，直到台积电的10纳米工艺出现——一个典型的例子是，Intel的14纳米++工艺，性能上依旧压过台积电的10纳米工艺一头。

台积电直到16纳米才引入FinFET立体技术。不过从16纳米之后，台积电在命名上玩得更猛了——10纳米工艺说白了就是16纳米FinFET的改良版，一个过渡阶段的产物。

值得留意的是，FinFET技术之后一直在不断改良。台积电真正把FinFET用到炉火纯青，是在7纳米工艺上。从7纳米到现在的3纳米，本质上都是对FinFET技术的持续优化。而栅极间距和金属半节距的缩减已经慢得惊人——3纳米的栅极间距是23纳米，金属半节距是45纳米。仔细对比就会发现，从28纳米到3纳米，金属半节距居然一点都没缩，栅极间距也仅仅从26纳米缩到了23纳米。

真正推动芯片制造实现跃升的，是7纳米工艺引入的ASML先进EUV光刻机。先进的光刻机大幅减少了曝光次数——用EUV只需要一次曝光，良率上去了，晶体管密度也加速提升。

3纳米之后，行业集体转向GAA技术。接下来各家企业又开始在GAA上不断改良，想办法提升晶体管密度。但到了这一步，光靠工艺设计已经不够了，还得配上新一代的2纳米光刻机——这个套路和当年7纳米工艺的演进如出一辙。

台积电当年用DUV光刻机制造的7纳米，性能比后来自用EUV光刻机的7纳米足足落后30%。如今，台积电继续用第一代EUV光刻机生产2纳米工艺加GAA技术，为了提升性能不得不采用多重曝光，结果性能提升幅度有限。而Intel直接用第二代EUV光刻机生产了18A工艺——业界普遍预计，Intel的18A性能会比台积电的2纳米工艺高出不少。

回看整个芯片工艺命名史，其实折射出一个无奈的现实：硅基芯片早已摸到物理天花板，栅极间距和金属半节距无法稳步缩减，只能靠立体堆叠、增加晶体管密度来硬扛性能提升。人力终究有极限，但市场需要营销，于是各家企业不断给工艺起新名字，来证明“技术还在升级”。说到底，这就是一场精心设计的数字游戏。