消息称英特尔携手力积电等将展示 9 层 DRAM 堆叠，压制 AI 内存功耗

半导体行业又有新动作了。根据集邦咨询5月22日援引的泄露信息，即将在VLSI 2026会议上，力积电（PSMC）、英特尔与软银旗下的SAIMEMORY将联合展示一项名为“Via-in-One TSV”的新型3D DRAM堆叠架构。这项技术的核心目标很明确：在AI计算对内存带宽和能效提出极限挑战的当下，寻求一个更优的解决方案。

其实，英特尔与SAIMEMORY围绕Z-Angle Memory（ZAM）的合作早已展开，而力积电的加入，无疑为这个联盟带来了关键的晶圆制造与集成能力。三方联手，瞄准的是同一个痛点。

更高带宽，更低功耗：Via-in-One TSV 的承诺

根据泄露的会议摘要，这套“Via-in-One TSV”架构能在定制的DRAM晶圆堆叠中，实现约0.25 Tb/s/mm²的数据传输带宽，同时将数据传输功耗控制在0.35 W/mm²以下。

这组数字意味着什么？对于AI训练、推理以及高性能计算这类需要海量、频繁数据搬运的应用来说，带宽和功耗往往是一对难以调和的矛盾。更高的带宽通常伴随着更高的能耗和发热。而这组指标若能落地，则预示着在单位芯片面积内，既能跑得更快，也能跑得更“凉快”。

工艺细节：如何实现能效突破？

为了实现这一目标，三方披露了一种“多晶圆后通孔”（multi-wafer via-last）的制造流程，专门用于实现“融合键合晶圆集成”（fusion-bonded wafer integration）。这项工艺的厉害之处在于，能将数据移动的能耗降至0.7 pJ/bit以下。

具体来看，有几个关键设计：首先，每层堆叠的内存采用了约3 μm的超薄硅基底，这能有效降低TSV（硅通孔）的电阻。其次，引入了尺寸约为10 × 85 μm²的“氧化物沟槽TSV”（oxide-trench TSV），并以20 μm的间距排列，使得每层能容纳约1.37万个TSV。这种高密度、高质量的互连设计，旨在提升高速信号传输时的完整性。

为了进一步提升互连质量，联合团队据称选用了“O型”接触设计。与“C型”方案相比，其接触电阻降低了约40%。这些工艺上的精雕细琢，共同为高带宽、低功耗的数据通路打下了基础。

已通过验证的9层堆叠

技术不能只停留在纸面。摘要中还提到，完整的9层DRAM堆叠原型已经完成了功能验证。其工作电压范围在0.95V到1.2V之间，并且通过了关键的可靠性测试。这标志着该技术已经从概念和设计阶段，迈向了可验证的实体原型阶段，为未来的产品化铺平了道路。

随着AI对算力需求的爆炸式增长，内存墙的问题日益凸显。英特尔、力积电与SAIMEMORY的这次联合技术展示，无疑是为突破现有瓶颈提供了一种新的思路。其最终能否成功商业化，并重塑高性能内存市场的格局，值得业界持续关注。