发布于2026-08-18 阅读(0)
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后摩尔时代,对整个芯片行业而言,无疑是换了一条全新的跑道。以韬(τ)定律为核心的时间标度理论,通过Logic Folding(逻辑折叠)、超细间距混合键合、TSV多层堆叠这三大技术抓手,绕开了传统尺寸微缩的困局,给HPC、AI大算力和车载芯片带来了性能跃升的现实路径。
但理论落地从来不是坦途。整套3D堆叠架构天生带着一堆工艺与良率的硬骨头:1.5μm混合键合、0.5μm级的套刻精度、跨批次或跨节点晶圆参数的失配、多层堆叠导致的良率阶梯式损耗,再加上64/96核超大芯片带来的测试压力——这三座大山,让工艺管控、良率爬坡和测试效率全都站到了新挑战面前。
那谁来解这个局?以广立微为代表的自研技术路线,正在尝试从前端DFM仿真、高密度电性监控、AI晶圆智能配对,再到3D专用DFT测试,构建一条覆盖“设计-制造-测试-封装”的全链路国产方案,为3D IC走向规模化量产夯实良率底座。
基于Kirin 2026 1.5μm混合键合的实际工程指标,多层堆叠下的良率挑战非常具体,我们来逐一拆解。
1.5μm级的超细间距混合键合,对晶圆平坦度和套刻对准精度(要求低于0.5μm)都达到了极致。表面哪怕只有微米级的起伏,就可能触发批量失效。更头疼的是,百万分之一量级的开路缺陷,常规手段几乎无法快速检出。
解决问题的关键在于“协同”。广立微的CMP仿真工具可以在流片前提前模拟晶圆表面形貌,精准识别出由版图引发的键合热点,从而指导物理实现阶段的键合分配与冗余设计。这套工具在主流工艺多层金属建模上,精度已经做到国际领先,等于从设计源头就预先规避了平坦度引发的失效风险。
而在检测端,HB专用的TQV测试结构也有亮点——单颗DUT能集成百万级键合对,实现PPM级的开路失效检测,完整覆盖间距、套刻偏移、层间漏电的全维度工艺探索。配合高速并行测试机,HB工艺的迭代周期可以大幅压缩。


多层堆叠时,经常要拼接不同批次、不同工艺节点的晶圆。但问题是,晶圆间的器件参数和互连性能差异,远大于单片内部的偏差。这种偏差直接吞掉时序裕度,成为芯片稳定性的隐藏杀手。
广立微的Adv-PCM方案堪称一次跨越式升级——测试速度提升百倍,支持整片晶圆的全参数测绘。覆盖范围也很完整:LPE效应、SRAM失配、ppm级器件异常、AC振荡性能监控,一个不落。最直观的优势是,光罩利用率能提升10到1500倍,再搭配自研T4100S高速WAT设备,短时间就能获取海量工艺数据。未来还将上线晶圆PCM智能匹配算法,自动筛选参数匹配度最高的晶圆配对——把片间性能偏差从根源上压缩到最小。
当芯片做到64核或96核的大尺寸3D堆叠,测试布线拥挤、向量数据量爆炸、测试设备成本高企、故障覆盖不全面——这些问题几乎同时爆发。广立微QuanTest提供的全套3D专用DFT解决方案,有几个值得关注的技术亮点。
首先看SDS高速扫描总线:每个Core搭载独立的本地Scan Host,顶层DFT布线直接减少90%,测试时长缩短4倍。这个设计可以很好地适配HBM、超大异构SoC以及各类3D堆叠场景。片上On-Chip Compare IP的作用同样关键,它可以大幅降低ATE引脚需求,原生支持Partial Good Die分层良率场景,内置失效诊断链路,等于减少了高端测试设备的投入压力。
最后不能不提ATPG与SAFA故障注入的融合。传统ATPG在跨异步域测试上一直有盲区,这套方案把这部分补齐了,能轻松达到ISO26262车规级超高故障覆盖率,这对车载和算力芯片的功能安全来说,几乎是个标配级需求。


摩尔定律减速已成事实,韬定律正把国内半导体带进一个以多层堆叠、异构集成为核心的新周期。超细间距混合键合、逻辑折叠、TSV堆叠,已经成了AI算力、HPC、车载芯片性能升级的主干路线。但工艺窗口收窄、良率管控复杂度飙升、多层测试难度加码——这些恰恰是制约行业规模化量产的核心卡点。
广立微走的是一条“DFM工艺仿真 + 高密度电性测试IP + 高速测试设备 + AI良率大数据平台 + 3D专用DFT”的软硬一体化路线。五大自研产品矩阵——DFMEXP、TQV测试体系、Adv-PCM、DE-APTrack、QuanTest,贯穿了韬定律技术路线从芯片设计、制造、测试到封装的全环节。
面对3D堆叠带来的良率与测试难题,包括广立微在内的国内企业正在持续深耕技术,联动产业链上下游。对本土芯片厂商来说,异构集成带来的发展新窗口,已经打开了。
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