Cadence与英特尔合作：AI驱动的数字和定制工具已获得Intel 18A-P/14A认证

芯片设计工具领域的巨头Cadence，最近放出了一条值得关注的消息：他们的AI驱动数字和定制参考流程，已经通过了英特尔代工最新工艺设计套件（PDK）的认证，覆盖了Intel 18A-P和Intel 14A这两个前沿节点。这意味着什么？简单来说，客户现在可以直接用上经过芯片验证的数字和定制设计支持，还有先进的封装支持，以及针对功率输出优化的完整流程。

这事儿其实是双方多年合作的延续。就在不久前，Cadence和英特尔刚刚扩展了针对Intel 18A、18A-P和14A的设计技术协同优化（DTCO）协议。有了这项认证，客户等于拿到了一条“快车道”——可以立刻在英特尔代工的最新制程节点上，部署那些对性能要求极高的AI、高性能计算和移动SoC芯片。从行业视角来看，这种提前认证的路径，能显著缩短产品从设计到量产的时间。

过去几年里，Cadence和英特尔一直在紧密配合，把工具、流程和方法反复打磨，目的就是充分挖掘Intel 18A、18A-P和14A这些新工艺的潜力。具体怎么做的呢？他们把英特尔在工艺上的创新，和Cadence那套AI驱动的EDA工具组合以及高性能设计IP结合起来。这样一来，客户在设计芯片时，就能在功率、性能和面积（PPA）上拿到行业领先的水平，同时还能降低设计风险，加快上市速度。

说到Intel 18A，这可是英特尔第一个同时支持PowerVia背部供电技术和GAA晶体管架构的制程节点。这两项技术带来的PPA优势相当明显。PowerVia是英特尔独有的技术，也是业界首个背面电能传输网络（PDN）。它把供电布线挪到了晶圆背面，正面就不用再被供电线路占地方了，信号传输自然更顺畅。到了Intel 14A，背面供电会继续沿用，但设计上改叫“PowerDirect”，同时GAA晶体管架构也升级成了“RibbonFET 2”。效果如何？在相同功率下，性能能提升15%到20%；如果维持相同性能，功耗则能降低25%到35%。另外，晶体管密度还能再提高最多30%——这数字相当可观。

作为合作的一部分，Cadence和英特尔还联合开发了一套先进的封装参考设计流程，专门用来支持EMIB和EMIB-T这类封装技术。这样一来，整个设计链条从芯片到封装都打通了。