台积电加速CoPoS封装开发：取代CoWoS，玻璃基板成本或降低30%
台积电正加速新一代CoPoS封装技术开发，以矩形基板替代传统晶圆，提升面积利用率至90%以上，从而封装更大尺寸芯片并降低单位成本20%-30%。该技术计划2027年试产，2028年量产，玻璃基板预计2030年前后应用。此举旨在满足AI与高性能计算需求，巩固其在先进封装领域的领先地位。
近年来，台积电在先进制程上跑得飞快，但很多人可能没注意到，他们在封装技术上的投入同样毫不含糊——尤其为了满足AI和高性能计算芯片的“胃口”，封装能力正在成为新的决胜点。眼下，台积电正在紧锣密鼓地准备新一代CoPoS封装技术，全称是Chip-on-Panel-on-Substrate。简单说，就是把传统的中介层从圆形晶圆“拉”成矩形基板，本质上是面板化。这么做的好处很直接：边缘浪费的面积大幅减少，能塞下更多小芯片。
据行业消息，台积电正在加速CoPoS封装的开发进度，同时加快生态系统的建设。要想在CoWoS现有的物理极限上再进一步，玻璃基板的良品率能不能提上去，是个关键变量。台积电寄希望于玻璃基板搭配CoPoS，让自己在先进封装领域继续占住头把交椅。
具体尺寸上，标准CoWoS晶圆直径大约300mm，而CoPoS的基板最大能做到750×620 mm，另外还有515×510 mm和310×310 mm两种尺寸可选。这意味着什么？第一，能封装更大尺寸的计算芯片；第二，基板从圆形改成矩形后，晶圆的利用率从不到70%直接飙升到90%以上，单位面积成本能降低20%到30%。这笔账算下来，相当可观。
目前台积电已经建好了CoPoS的试点生产线。按计划，2027年开始试产，2028年下半年进入量产阶段，届时封装尺寸将超过9.5个光罩尺寸。至于玻璃基板，还要再等一等——大概在2030年前后才会真正落地。
有消息指出，AMD将成为台积电FOWLP（扇出晶圆级封装）技术和1.4nm工艺的主要客户，这些技术会用在Zen 7产品线上。看来，先进封装和先进制程的深度绑定，正在成为下一代芯片竞争的主旋律。
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