DDR5 MRDIMM 和 LPDDR6 CAMM 内存规范蓄势待发，JEDEC 公布关键技术细节
本站7月23日消息，微电子标准制定方JEDEC固态技术协会当地时间22日宣布，DDR5MRDIMM和LPDDR6CAMM内存技术规范即将正式推出，并介绍了这两项内存的关键细节。DDR5MRDIMM中的“MR”即MultiplexedRank（多路复用列），这意味着该内存支持两个或以上的Rank（列），并可在单个通道上组合和传输多个数据信号，无需额外的物理连接就能有效提升带宽。JEDEC规划了多代DDR5MRDIMM内存，目标最终将其带宽提升至12.8Gbps，较DDR5RDIMM内存目前的6.4Gbps翻
本站 7 月 23 日消息，微电子标准制定方 JEDEC 固态技术协会当地时间 22 日宣布，DDR5 MRDIMM 和 LPDDR6 CAMM 内存技术规范即将正式推出，并介绍了这两项内存的关键细节。
DDR5 MRDIMM 中的“MR”即 Multiplexed Rank（多路复用列），这意味着该内存支持两个或以上的 Rank（列），并可在单个通道上组合和传输多个数据信号，无需额外的物理连接就能有效提升带宽。
JEDEC 规划了多代 DDR5 MRDIMM内存，目标最终将其带宽提升至 12.8Gbps，较 DDR5 RDIMM 内存目前的 6.4Gbps 翻倍。
在 JEDEC 的设想中，DDR5 MRDIMM 将利用与现有 DDR5 DIMM 相同的引脚、SPD、PMIC 等设计，与 RDIMM 平台兼容，并利用现有的 LRDIMM 生态系统进行设计与测试。
此外 JEDEC 还规划了 Tall MRDIMM 外形尺寸。正如其名，这一设计将采用更高的外形尺寸，使其支持的 DRAM 封装数量翻倍，可进一步提升内存容量。
而在 LPDDR6 CAMM 方面，JEDEC 表示预计将实现 14.4GT/s 以上的最大速度，同时将提到 24bit 位宽子通道、48bit 位宽通道并支持“连接器阵列”（本站注：原文为 connector array）。
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