挑战台积电CoWoS，英特尔大秀EMIB-T先进封装技术
英特尔在ECTC上展示EMIB-T先进封装技术，通过引入硅通孔实现垂直供电，突破功率传输瓶颈。该技术支持25微米互连间距、120×120毫米以上封装，可容纳超过9倍光罩面积芯片，兼容12Gb/s以上HBM4E内存，并实现3DSRAM整合，带宽达265GB/s/mm²，能耗低于0.24pJ/bit。
最近，在IEEE的2026年电子元件与技术会议（ECTC）上，英特尔晶圆代工部门正式亮出了他们的下一代先进封装技术——EMIB-T。这项名为EMIB-T的技术，全称是嵌入式多芯片互连桥接-硅通孔技术，听起来有点绕，但核心思路很清晰：在原本的EMIB桥接基础上，引入硅通孔（TSV）来实现垂直供电，从而一举突破传统封装在功率传输上的瓶颈。英特尔表示，这项技术将为数据中心领域带来巨大优势，有望解决目前业界封装技术面临的短缺与极限，展现出比台积电CoWoS封装技术更大的灵活性、更小的体积与更低的制造风险。
EMIB-M与EMIB-T
英特尔表示，EMIB技术的基本目标就一个：提供高速且高性价比的互连，把多个小芯片高效地桥接在一起。目前，EMIB技术主要分为EMIB-M与EMIB-T两种。
简单来说，EMIB-M可以理解为一个专注于“高效互联”的桥接。它的桥体内部集成了名为MIM（金属-绝缘体-金属）的特殊电容器。这些电容器就像一个个微型的“电力稳压器”，能有效滤除电流中的噪声，确保芯片在高速运转时获得稳定、纯净的电力供应和更低的泄露。虽然这种电容器成本稍高，但胜在性能稳定且漏电少。EMIB-M的构建过程涉及通过小芯片创建高密度3D结构，小芯片通过EMIB-M桥接连接，提供高带宽互连，而芯片的供电则绕行桥接之外独立布置，确保电力传输不受干扰。这种方案自2017年起已实现大规模量产，技术成熟度得到验证。
EMIB-T则是在EMIB-M的基础上进行了一次重要升级——在桥体中加入了TSV（硅通孔）技术。TSV就像在桥体中打通了多条垂直的“电力通道”，让电流可以直接穿过网桥，以更短的路径为上方堆叠的芯片供电，大幅提升供电效率。同时，它也为不同来源、不同工艺的IP模块集成提供了更大的灵活性，简化了供应链和封装流程。这种结合了2.5D微细间距互连密度与TSV垂直扩展优势的构架，是专为满足高性能AI芯片的严苛要求所设计。
EMIB-T技术的最新进展
在大会中，英特尔与合作伙伴展示了EMIB-T平台的几项卓越能力：
1.第一层互连（FLI，离芯片最近的互连层）凸点间距缩小至25微米，并将封装尺寸扩展至120×120毫米以上，从而能够在单个封装上容纳超过9倍光罩面积的计算与存储芯片。
2.支持12 Gb/s 以上的HBM4E内存。EMIB-T架构具备大量金属层与先进的整合供电设计，能满足尖端HBM4E严苛的频宽与电源传输需求。经信号与电源完整性优化后，确认可稳定支持高达12 Gb/s 以上的高速运作。具体来说，EMIB-T在桥接芯片内集成了高密度的金属-绝缘体-金属（MIM）电容器，密度达500 nF/mm²。这些电容器就像“微型水库”，能有效稳定供电，抑制噪声，据称可将供电网络（PDN）的AC阻抗降低超过82%。针对HBM4e的高数据速率，英特尔还优化了信号的布线方式，将最长的信号路径放置在更洁净、干扰更少的路由层，从而确保在高速传输下的信号质量。
3.高性能3D SRAM小芯片整合。通过扇出型嵌入式桥接平台（Fan-Out Embedded Bridge）可用于获得宽互连平面，英特尔成功展示SRAM小芯片的3D垂直整合。在50:50的读写工作执行下，达到了265 GB/s/mm²的极高频宽，且每比特位元能耗低于0.24 pJ/bit。嵌入式存储芯片通过25微米间距的密集微凸点互连矩阵与顶层SoC芯片相连。电气分析显示，芯片间连接占功耗的不到15%，而芯片内部数据传输占总功耗的30%。在较低频率下，每比特位元能耗可进一步降低至0.15 pJ/bit，同时实现166 GB/s/mm²的总读写带宽。这一结果证明了在有机封装嵌入式芯片中实现存储功能的可行性，为系统集成提供了新的设计维度，同时满足现代系统对高带宽和低能耗的要求。
4.超大型尺寸（HLFF）封装。为应对AI庞大算力需求，EMIB-T具备扩展至240 x 240 mm超大型封装的潜质，可整合ASIC、HBM与I/O等多种芯片。此外，英特尔也展示了在材料与制程上的创新，成功克服超大芯片复合体在封装成型时面临的流动距离长、易生空洞等可靠性挑战。
未来布局
EMIB-T目前已经能做到在超过120 x 120 mm的封装中，容纳大于9倍光罩面积的硅芯片（包含12颗HBM、4个密集小芯片与超过20个网桥），并且将第一层互连凸块间距缩小至25μm。2028年，英特尔计划将规模进一步扩展至超过12倍光罩面积（>120 x 180 mm），预计可容纳超过24颗HBM芯片与38个EMIB-T网桥。作为对比，台积电预计于同年度推出14倍光罩尺寸、最高容纳20颗HBM的CoWoS封装，双方在先进封装领域的竞争将愈演愈烈。
英特尔强调，EMIB-T的一项关键优势在于其与IP和制程节点无关的特性。客户能够将采用不同构架、不同第三方晶圆厂或英特尔内部制程节点制造的芯片自由封装在一起，进一步简化供应链，打造出兼具高频宽与优异扩展性的下一代运算系统。
Marvell总裁透露，计划在下一代AI数据中心芯片中采用台积电A14制程。该制程性能提升15%或功耗降低30%，逻辑密度增加20%以上，预计2028年量产。公司已率先使用3nm、2nm制程，并预付10亿美元锁定先进制程产能。
台积电正加速新一代CoPoS封装技术开发，以矩形基板替代传统晶圆，提升面积利用率至90%以上，从而封装更大尺寸芯片并降低单位成本20%-30%。该技术计划2027年试产，2028年量产，玻璃基板预计2030年前后应用。此举旨在满足AI与高性能计算需求，巩固其在先进封装领域的领先地位。
市场调研机构数据显示，英伟达稳居台积电CoWoS产能最大客户，2027年其数据中心营收预计增长52%；AMD加速追赶，EPYCVeniceCPU出货量预计达675万颗。全球CoWoS需求爆发，预计2027年将达269.4万片，台积电计划扩产至月产能20万片以满足AI芯片旺盛需求。
台积电计划下半年上调3nm晶圆代工价格，明年可能继续涨，主要受AI与高性能计算需求推动。大部分制程节点也将调价，包括7nm，原因是EUV光刻成本上升及先进封装工艺变贵。整体涨幅5%至10%，毛利率有望提升两个百分点，部分成熟制程或跟进。
三星曾将1.4nm工艺量产延至2029年，如今重启项目并安装ASMLHigh-NA光刻设备提前布局。台积电计划2028年、英特尔计划2029年量产1.4nm，三星量产时间可能稍晚，此举旨在缩小与台积电差距并应对AI芯片对先进制程的高要求。
三星披露1.4nm及1.4nm+工艺进展，1.4nm计划2029年量产，1.4nm+计划2030年投产。相比台积电2028年量产1.4nm，三星仍有一年追赶期。通过设计与工艺协同优化（DTCO）提升良率，此前已在2nmGAA应用并降低功耗26%。同时推进第三代2nmGAA节点，预计2027或2028年量产。苹果后续芯片可能转向1.4nm，或成为三星代工突破口
Marvell正与台积电洽谈导入A14制程，预计2028年量产，较N2性能提升10-15%，功耗降25-30%，逻辑密度增超20%。公司强调能效对DSP芯片至关重要，此前曾从16nm直接跳级到5nm。
Socionext基于台积电A14制程开发面向AI数据中心的高性能计算芯片，计划今年9月完成测试流片，旨在验证XPU架构在1.4nm节点上的可扩展性。A14作为台积电N2之后的新一代GAA工艺，预计2028年量产，相较N2实现速度、功耗与逻辑密度的全面提升。
英特尔计划推出14A2工艺，采用双面供电架构并压缩金属间距至21纳米，以应对台积电和三星的1.4纳米攻势。此举可提升晶体管密度，但面临电阻增加等挑战，需借助复合供电方案维持稳定。
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